靜電，通常都是人為產(chǎn)生的，如生產(chǎn)、組裝、測試、存放、搬運等過(guò)程中都有可能使得靜電累積在人體、儀器或設備中，甚至元器件本身也會(huì )累積靜電，當人們在不知情的情況下使這些帶電的物體接觸就會(huì )形成放電路徑，瞬間使得電子元件或系統遭到靜電放電的損壞(這就是為什么以前修電腦都必須要配戴靜電環(huán)托在工作桌上，防止人體的靜電損傷芯片)，如同云層中儲存的電荷瞬間擊穿云層產(chǎn)生劇烈的閃電，會(huì )把大地劈開(kāi)一樣，而且通常都是在雨天來(lái)臨之際，因為空氣濕度大易形成導電通到。

那么，如何防止靜電放電損傷呢？首先當然改變壞境從源頭減少靜電(比如減少摩擦、少穿羊毛類(lèi)毛衣、控制空氣溫濕度等)，當然這不是我們今天討論的重點(diǎn)。我們今天要討論的是如何在電路里面設計保護電路，當外界有靜電的時(shí)候我們的電子元器件或系統能夠自我保護避免被靜電損壞(其實(shí)就是安裝一個(gè)避雷針)。這也是很多IC設計和制造業(yè)者的頭號難題，很多公司有專(zhuān)門(mén)設計ESD的團隊，今天我就和大家從最基本的理論講起逐步講解ESD保護的原理及注意點(diǎn)， 你會(huì )發(fā)現前面講的PN結/二極管、三極管、MOS管、全都用上了……

以前的專(zhuān)題講解PN結二極管理論的時(shí)候，就講過(guò)二極管有一個(gè)特性：正向導通反向截止(不記得就去翻前面的課程)，而且反偏電壓繼續增加會(huì )發(fā)生雪崩擊穿(Avalanche Breakdown)而導通，我們稱(chēng)之為鉗位二極管(Clamp)。這正是我們設計靜電保護所需要的理論基礎，我們就是利用這個(gè)反向截止特性讓這個(gè)旁路在正常工作時(shí)處于斷開(kāi)狀態(tài)，而外界有靜電的時(shí)候這個(gè)旁路二極管發(fā)生雪崩擊穿而形成旁路通路保護了內部電路或者柵極(是不是類(lèi)似家里水槽有個(gè)溢水口，防止水龍頭忘關(guān)了導致整個(gè)衛生間水災)。

那么問(wèn)題來(lái)了，這個(gè)擊穿了這個(gè)保護電路是不是就徹底死了？難道是一次性的？答案當然不是。PN結的擊穿分兩種，分別是電擊穿和熱擊穿，電擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這個(gè)電擊穿主要是載流子碰撞電離產(chǎn)生新的電子-空穴對(electron-hole)，所以它是可恢復的。但是熱擊穿是不可恢復的，因為熱量聚集導致硅(Si)被熔融燒毀了。所以我們需要控制在導通的瞬間控制電流，一般會(huì )在保護二極管再串聯(lián)一個(gè)高電阻，另外，大家是不是可以舉一反三理解為什么ESD的區域是不能form Silicide的？還有給大家一個(gè)理論，ESD通常都是在芯片輸入端的Pad旁邊，不能在芯片里面，因為我們總是希望外界的靜電需要第一時(shí)間泄放掉吧， 放在里面會(huì )有延遲的(關(guān)注我前面解剖的那個(gè)芯片PAD旁邊都有二極管。甚至有放兩級ESD的，達到雙重保護的目的。 

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據靜電的產(chǎn)生方式以及對電路的損傷模式不同通常分為四種測試方式：人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場(chǎng)感應模式(FIM: Field-Induced Model)，但是業(yè)界通常使用前兩種模式來(lái)測試(HBM, MM)。

當然就是人體摩擦產(chǎn)生了電荷突然碰到芯片釋放的電荷導致芯片燒毀擊穿，秋天和別人觸碰經(jīng)常觸電就是這個(gè)原因。業(yè)界對HBM的ESD標準也有跡可循(MIL- STD-883C method 3015.7，等效人體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業(yè)標準(EIA/JESD22-A114-A)也有規定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它規定小于<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。 

當然就是機器(如robot)移動(dòng)產(chǎn)生的靜電觸碰芯片時(shí)由pin腳釋放，次標準為EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻為0 (因為金屬)，電容依舊為100pF。由于機器是金屬且電阻為0，所以放電時(shí)間很短，幾乎是ms或者us之間。但是更重要的問(wèn)題是，由于等效電阻為0，所以電流很大，所以即使是200V的MM放電也比2kV的HBM放電的危害大。而且機器本身由于有很多導線(xiàn)互相會(huì )產(chǎn)生耦合作用，所以電流會(huì )隨時(shí)間變化而干擾變化。 

ESD的測試方法類(lèi)似FAB里面的GOI測試，指定pin之后先給他一個(gè)ESD電壓，持續一段時(shí)間后，然后再回來(lái)測試電性看看是否損壞，沒(méi)問(wèn)題再去加一個(gè)step的ESD電壓再持續一段時(shí)間，再測電性，如此反復直至擊穿，此時(shí)的擊穿電壓為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，為了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個(gè)step可以根據需要自己調整50V或者100V。

(1)Stress number = 3 Zaps. (5 Zaps, the worst case)

另外，因為每個(gè)chip的pin腳很多，你是一個(gè)個(gè)pin測試還是組合pin測試，所以會(huì )分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。

就是分別對input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試input時(shí)候，則output和其他pin全部浮接(floating)，反之亦然。 

靜電放電發(fā)生在pin-to-pin之間形成回路，但是如果要每每?jì)蓚€(gè)腳測試組合太多，因為任何的I/O給電壓之后如果要對整個(gè)電路產(chǎn)生影響一定是先經(jīng)過(guò)VDD/Vss才能對整個(gè)電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時(shí)浮接(Floating)。 

靜電放電發(fā)生在pin-to-pin之間形成回路，但是如果要每每?jì)蓚€(gè)腳測試組合太多，因為任何的I/O給電壓之后如果要對整個(gè)電路產(chǎn)生影響一定是先經(jīng)過(guò)VDD/Vss才能對整個(gè)電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時(shí)浮接(Floating)。 

因為模擬電路很多差分比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個(gè)輸入端的，防止一個(gè)損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當然就是只針對這兩個(gè)pin，其他pin全部浮接(floating)。 

好了，ESD的原理和測試部分就講到這里了，下面接著(zhù)講Process和設計上的factor隨著(zhù)摩爾定律的進(jìn)一步縮小，器件尺寸越來(lái)越小，結深越來(lái)越淺，GOX越來(lái)越薄，所以靜電擊穿越來(lái)越容易，而且在A(yíng)dvance制程里面，Silicide引入也會(huì )讓靜電擊穿變得更加尖銳，所以幾乎所有的芯片設計都要克服靜電擊穿問(wèn)題。

靜電放電保護可以從FAB端的Process解決，也可以從IC設計端的Layout來(lái)設計，所以你會(huì )看到Prcess有一個(gè)ESD的option layer，或者Design rule里面有ESD的設計規則可供客戶(hù)選擇等等。當然有些客戶(hù)也會(huì )自己根據SPICE model的電性通過(guò)layout來(lái)設計ESD。

要么改變PN結，要么改變PN結的負載電阻，而改變PN結只能靠ESD_IMP了，而改變與PN結的負載電阻，就是用non-silicide或者串聯(lián)電阻的方法了。

1）Source/Drain的ESD implant

因為我們的LDD結構在gate poly兩邊很容易形成兩個(gè)淺結，而這個(gè)淺結的尖角電場(chǎng)比較集中，而且因為是淺結，所以它與Gate比較近，所以受Gate的末端電場(chǎng)影響比較大，所以這樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據這個(gè)理論，我們需要一個(gè)單獨的器件沒(méi)有LDD，但是需要另外一道ESD implant，打一個(gè)比較深的N+_S/D，這樣就可以讓那個(gè)尖角變圓而且離表面很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的 話(huà)這個(gè)額外的MOS的Gate就必須很長(cháng)防止穿通(punchthrough)，而且因為器件不一樣了，所以需要單獨提取器件的SPICE Model。

2）接觸孔(contact)的ESD implant

在LDD器件的N+漏極的孔下面打一個(gè)P+的硼，而且深度要超過(guò)N+漏極(drain)的深度，這樣就可以讓原來(lái)Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發(fā)生擊穿之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所以這樣的設計能夠保持器件尺寸不變，且MOS結構沒(méi)有改變，故不需要重新提取SPICE model。當然這種智能用于non-silicide制程，否則contact你也打不進(jìn)去implant。

3）SAB (SAlicide Block)

一般我們?yōu)榱私档蚆OS的互連電容，我們會(huì )使用silicide/SAlicide制程，但是這樣器件如果工作在輸出端，我們的器件負載電阻變低，外界 ESD電壓將會(huì )全部加載在LDD和Gate結構之間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通常會(huì )用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個(gè)photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。

4）串聯(lián)電阻法

這種方法不用增加光罩，應該是最省錢(qián)的了，原理有點(diǎn)類(lèi)似第三種(SAB)增加電阻法，我就故意給他串聯(lián)一個(gè)電阻(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的方法。

這就完全靠設計者的功夫了，有些公司在設計規則就已經(jīng)提供給客solution了，客戶(hù)只要照著(zhù)畫(huà)就行了，有些沒(méi)有的則只能靠客戶(hù)自己的designer了，很多設計規則都是寫(xiě)著(zhù)這個(gè)只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結在I/O端承受ESD的浪涌(surge)電壓，NMOS稱(chēng)之為GGNMOS (Gate-Grounded NMOS)PMOS稱(chēng)之為GDPMOS (Gate-to-Drain PMOS)。以NMOS為例，原理都是Gate關(guān)閉狀態(tài)，Source/Bulk的PN結本來(lái)是短接0偏的，當I/O端有大電壓時(shí)，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個(gè)MOS的寄生橫向NPN管進(jìn)入放大區(發(fā)射結正偏,集電結反偏)，所以呈現特性，起到保護作用。PMOS同理推導。 

這個(gè)原理看起來(lái)簡(jiǎn)單，但是設計的精髓(know-how)是什么？怎么觸發(fā)BJT？怎么維持？怎么撐到HBM>2KV or 4KV？

如何觸發(fā)？必須有足夠大的襯底電流，所以后來(lái)發(fā)展到了現在普遍采用的多指交叉并聯(lián)結構(multi-finger)。但是這種結構主要技術(shù)問(wèn)題是基區寬度增加，放大系數減小，所以不容易開(kāi)啟。而且隨著(zhù)finger數量增多，會(huì )導致每個(gè)finger之間的均勻開(kāi)啟變得很困難，這也是ESD設計的瓶頸所在。 

如果要改變這種問(wèn)題，大概有兩種做法(因為triger的是電壓，改善電壓要么是電阻要么是電流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一個(gè)高阻的non-Silicide區域，使得漏極方塊電阻增大，而使得ESD電流分布更均勻，從而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類(lèi)似上面的接觸孔P+ ESD imp)，在N+Drain下面打一個(gè)P+，降低Drain的雪崩擊穿電壓，更早有比較多的雪崩擊穿電流(詳見(jiàn)文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

對于的ESD有兩個(gè)小小的常識要跟大家分享一下：

1)NMOS我們通常都能看到比較好的特性，但是實(shí)際上PMOS很難有特性，而且PMOS耐ESD的特性普遍比NMOS好，這個(gè)道理同HCI效應，主要是因為NMOS擊穿時(shí)候產(chǎn)生的是電子，遷移率很大，所以Isub很大容易使得Bulk/Source正向導通，但是PMOS就難咯。

2) Trigger電壓/Hold電壓: Trigger電壓當然就是之前將的的第一個(gè)拐點(diǎn)(Knee-point)，寄生BJT的擊穿電壓，而且要介于BVCEO與BVCBO之間。而Hold電壓就是要維持持續ON，但是又不能進(jìn)入柵鎖(Latch-up)狀態(tài)，否則就進(jìn)入二次擊穿(熱擊穿)而損壞了。還有個(gè)概念就是二次擊穿電流，就是進(jìn)入Latch-up之后I^2*R熱量驟增導致硅融化了，而這個(gè)就是要限流，可以通過(guò)控制W/L，或者增加一個(gè)限流高阻， 最簡(jiǎn)單最常用的方法是拉大Drain的距離/拉大SAB的距離(ESD rule的普遍做法)。

我們剛剛講過(guò)，Multi-finger的ESD設計的瓶頸是開(kāi)啟的均勻性，假設有10只finger，而在ESD 放電發(fā)生時(shí)，這10 支finger 并不一定會(huì )同時(shí)導通(一般是因Breakdown 而導通)，常見(jiàn)到只有2-3 支finger會(huì )先導通，這是因布局上無(wú)法使每finger的相對位置及拉線(xiàn)方向完全相同所致，這2~3 支finger 一導通，ESD電流便集中流向這2~3支的finger，而其它的finger 仍是保持關(guān)閉的，所以其ESD 防護能力等效于只有2~3 支finger的防護能力，而非10 支finger 的防護能力。這也就是為何組件尺寸已經(jīng)做得很大，但ESD 防護能力并未如預期般地上升的主要原因，增打面積未能預期帶來(lái)ESD增強，怎么辦？其實(shí)很簡(jiǎn)單，就是要降低Vt1(Trigger電壓)，我們通過(guò)柵極增加電壓的方式，讓襯底先開(kāi)啟代替擊穿而提前導通產(chǎn)生襯底電流，這時(shí)候就能夠讓其他finger也一起開(kāi)啟進(jìn)入導通狀態(tài)，讓每個(gè)finger都來(lái)承受ESD電流，真正發(fā)揮大面積的ESD作用。

finger也一起開(kāi)啟進(jìn)入導通狀態(tài)，讓每個(gè)finger都來(lái)承受ESD電流，真正發(fā)揮大面積的ESD作用。

但是這種GCNMOS的ESD設計有個(gè)缺點(diǎn)是溝道開(kāi)啟了產(chǎn)生了電流容易造成柵氧擊穿，所以他不見(jiàn)的是一種很好的ESD設計方案，而且有源區越小則柵壓的影響越大，而有源區越大則越難開(kāi)啟，所以很難把握。

4、還有一種復雜的ESD保護電路: 可控硅晶閘管(SCR: Silicon Controlled  Rectifier ）   

它就是我們之前講過(guò)的CMOS寄生的PNPN結構觸發(fā)產(chǎn)生并且Latch-up，通過(guò)ON/OFF實(shí)現對電路的保護，大家可以回顧一下，只要把上一篇里面那些抑制LATCH-up的factor想法讓其發(fā)生就可以了，不過(guò)只能適用于Layout，不能適用于Process，否則Latch-up又要fail了。

最后，ESD的設計學(xué)問(wèn)太深了，我這里只是拋磚引玉給大家科普一下了，基本上ESD的方案有如下幾種:電阻分壓、二極管、MOS、寄生BJT、SCR(PNPN structure)等幾種方法。而且ESD不僅和Design相關(guān)，更和FAB的process相關(guān)，而且學(xué)問(wèn)太深了，這里我也不是很了解，無(wú)法給再大家深入了。當然術(shù)業(yè)專(zhuān)攻學(xué)無(wú)止境，工作中只有不斷學(xué)習才會(huì )創(chuàng )收更高效益。